Cronograma

sábado, 7 de septiembre de 2024

15:45

 

<<TMMYN VN 2C2024.pdf>>

 

 

Unidades

domingo, 15 de septiembre de 2024

19:33

 

U1 - Fabricacion Cuantica

domingo, 15 de septiembre de 2024

19:33

 

<<CLASE 01.pdf>>

 

U2 - Micro y Nano Modelos

domingo, 15 de septiembre de 2024

19:34

 

<<CLASE 02.pdf>>

 

U3 - Micro y Nano Modelos

domingo, 15 de septiembre de 2024

19:35

 

<<CLASE 03 v1.pdf>>

 

U3 - 1 - PLDs

domingo, 15 de septiembre de 2024

19:36

 

<<U3 - 1 - PLDs  Dispositivos lógicos programables.pdf>>

 

U3 - 2 - Ej. de aplicación PLD - GAL

domingo, 15 de septiembre de 2024

19:39

 

<<U3 - 2 - Ejercicio de aplicación PLD - GAL.pdf>>

 

U3 - 3 - Solución Ejercicio

domingo, 15 de septiembre de 2024

19:39

 

<<U3 - 3 - Solución Ejercicio.pdf>>

 

U3 - 4 - ASIC

domingo, 15 de septiembre de 2024

19:40

 

<<U3 - 4 - ASIC Circuito integrado de aplicación especifica .pdf>>

 

U3 - 5 - Actividad Investigación ASIC

domingo, 15 de septiembre de 2024

19:40

 

<<U3 - 5 - Actividad Investigación y Uso Práctico de Herramientas de Diseño de Circuitos Integrados (1).pdf>>

 

U4 - FPGAs Matriz de Puertas programable en campo

domingo, 29 de septiembre de 2024

00:01

 

<<U4 - 1 - FPGAs Matriz de Puertas programable en campo.pdf>>

 

U4 - Introducción a Verilog

domingo, 17 de noviembre de 2024

11:57

 

<<U4 - 00 - Introducción a verilog (MATERIAL COMPLETO V2).pdf>>

 

 

Resumen 1P

domingo, 29 de septiembre de 2024

00:02

 

<<Guía de Estudio Disp MyN-1.pdf>>

 

 

 

Parcial 2024

jueves, 5 de diciembre de 2024

00:09

 

<<parcial-myn.pdf>>

Pregunta 1

a)

Recomendaría utilizar un GAAFET (Gate-All-Around FET).

Razón:

• GAAFET ofrece mejor control electrostático del canal, reduciendo las corrientes de fuga y mejorando el rendimiento en comparación con FinFET.
• Es especialmente adecuado para tecnologías avanzadas (nodos menores a 5 nm), que son ideales para dispositivos móviles modernos como smartphones.

b)

Ventajas principales del GAAFET:

1. Reducción de fugas: Menor corriente de fuga gracias al control total del canal por la compuerta.
2. Eficiencia energética: Operación más eficiente en nodos avanzados, lo que prolonga la duración de la batería.
3. Escalabilidad: Es compatible con tecnologías futuras, asegurando que el procesador pueda seguir mejorando.

 

Pregunta 2

a)

Tipos de ASIC:

1. ASIC estándar: Diseñados para aplicaciones específicas, con menor personalización pero rápidos y económicos de desarrollar.
2. Full-custom ASIC: Personalizados completamente para una tarea específica, ofreciendo máximo rendimiento y eficiencia.
3. Gate-array ASIC: Uso de arreglos prefabricados de puertas lógicas, ideales para reducir costos de diseño.

b)

Para un dispositivo de realidad aumentada (AR), recomendaría un Full-custom ASIC.

Razón:

• Este tipo de ASIC puede optimizarse completamente para funciones clave como el procesamiento gráfico y reconocimiento de movimiento.
• Ofrece máxima eficiencia energética, esencial para dispositivos portátiles como gafas AR.

 

Pregunta 3

a)

Un GAL (Generic Array Logic) es un dispositivo lógico programable que utiliza una matriz configurable para implementar funciones lógicas específicas. Opera al programar conexiones en su matriz para realizar combinaciones de entradas que produzcan las salidas deseadas.

b)

Diferencias:

• PAL: Matriz fija en OR, configurable en AND.
• PLA: Configurable tanto en AND como en OR.
• GAL: Reconfigurable, lo que permite reutilización.

Para el sistema de control de drones autónomos, recomendaría un GAL.

Razón:

• Su flexibilidad permite realizar ajustes durante el desarrollo, facilitando la implementación de nuevas funcionalidades.

 

Pregunta 4

a)

Los tres elementos principales que constituyen la estructura de una FPGA son:

1. Bloques lógicos configurables (CLBs): Implementan funciones lógicas y registros necesarios para el diseño.
2. Interconexiones programables: Permiten conectar los bloques lógicos entre sí, configurando rutas específicas para implementar el circuito.
3. Puertos de entrada/salida (I/O): Manejan la comunicación con dispositivos externos.

b)

Funciones de cada elemento y cómo optimizan el hardware:

• Bloques lógicos configurables: Implementan operaciones específicas, optimizando el procesamiento para tareas como el minado de criptomonedas.
• Interconexiones programables: Permiten configurar rutas eficientes, maximizando el rendimiento y minimizando la latencia.
• Puertos de entrada/salida: Manejan el alto ancho de banda necesario para procesar grandes cantidades de datos de manera eficiente.

 

Pregunta 5

a) Diferencias clave entre FPGA, CPLD y ASIC:

• FPGA: Reconfigurables, ideales para prototipos y aplicaciones que necesitan flexibilidad.
• CPLD: Menor capacidad lógica y más rápidas para tareas simples, con menor costo.
• ASIC: Diseñados para tareas específicas, con máximo rendimiento y eficiencia, pero sin capacidad de reconfiguración.

b) Ejemplos prácticos:

• FPGA: Utilizadas en prototipos o pruebas rápidas de hardware.
• CPLD: Adecuadas para controladores simples como teclados o luces LED.
• ASIC: Usados en chips de procesamiento gráfico en dispositivos móviles o chips para inteligencia artificial.

 

Ejercicio Práctico: Programación de una GAL

Para implementar las funciones lógicas indicadas:

1. F1(A,B,C)=AB+ACF_1(A, B, C) = AB + AC:
• Activa las conexiones en la matriz para que las combinaciones de A∧BA \land B y A∧CA \land C se sumen mediante OR lógico.
2. F2(A,B,C)=A‾+BCF_2(A, B, C) = \overline{A} + BC:
• Configura las conexiones necesarias para obtener A‾\overline{A} (NOT de A) y B∧CB \land C, luego únelas mediante OR.

Nota: Asegúrate de que las conexiones de la matriz de programación coincidan con las funciones lógicas requeridas.

 

 

TP Final

domingo, 17 de noviembre de 2024

11:59

 

Proyecto Final - TechArt Solutions

domingo, 17 de noviembre de 2024

11:57

 

<<U4 - TechArt Solutions (Proyecto fin del curso)  Parte 1.pdf>>

 

<<U4 - TechArt Solutions (Proyecto fin del curso)  Parte 1 Actividad.pdf>>

 

Resolución Final

lunes, 2 de diciembre de 2024

13:08

 

<<resolución examen.pdf>>